基于可编程SoC无线通信系统的研究与设计
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摘要
近年来，可编程SoC芯片推出和应用，使得设计的系统变得更加灵活，设计的电路体积更加小型化，重量更加轻型化，设计的成本更低，系统的功耗也更小了。本论文是根据上海市科学委员会的课题项目(批准号02dz11035)“无人小飞机——微带天线与中继系统研究”而作，论文撰写的是课题系统中基带信号处理系统的设计，使用了Xilinx公司可编程的FPGA芯片XC2S100完成，满足系统设计的要求。
在基带信号处理系统的设计过程中，本文提出了一种新的数字锁相环的设计方法。目前的数字锁相环的设计主要还是使用“加”、“扣”脉冲的方法，严格按照数字锁相环的三部分来设计，这样设计的数字锁相环比较复杂、占用的资源比较多，而且，要达到同样的相位锁定精度，相位锁定的时间比较长。针对这些问题，本文从分析数字锁相环的鉴相、数字环路滤波和数控振荡的特点，通过使用高速时钟采样，设计正负电平指针的方法来确定相位的位置和偏移情况，相位的锁定可以通过修改指针值来移动指针的位置，这样，可以把鉴相、滤波和相移结合在一起，通过采样时钟实现，而不必把三部分独立设计后再连成一个整体，节省了系统资源，缩短了相位锁定的时间，而且，只要对程序稍作修改，就可以灵活地实现针对各种不同信号的相位锁定。
不仅是数字锁相环的设计，还有系统各部分的设计，包括纠错编解码、码组交织、扰码加入、巴克码插入、帧同步器设计、以及作为整体的时序选择，都经过了反复地修改和调试。得到了比较理想的结果。
Nowadays, with the development of semiconductor technology, System on Programmable Chip, that is programmable SoC or SoPC, becomes more and more important. It has the flexible and programmable characters, moreover, it has many I/Os, its power consumption and cost is low.
In this paper, I bring forward a new design way of Digital Phase-Locked Loop (DPLL) .At present time, the mainly design way of DPLL is to add or deduct pulse based on the characters of DPLL' s three departments strictly, thus DPLL occupies too much resource, at the same time, in order to meet the same phase-locked precision, it will spend more time to lock phase, according to these problems, this paper analyses the characters of the phase discrimination, digital filter and number controlled oscillator, uses high speed clock as sampling pointer, and designs the pointers of positive and negative level. By means of modifying the pointers, we can calculate the phase offset and lock the phase position. Because three departments of DPLL compose a whole, we can save the resource of system, and reduce time of locking phase, further more, in order to lock all kinds of signal phase conveniently, we can modify the DPLL' s program flexibly.
In the meantime, the system includes not only the design.of DPLL, but also coding and decoding of error correction, block interleaving, inserting Barker code and disturb code, the design of frame synchronizer, the choice of the whole system timing sequence, and so on. I have modified and debugged the program of the system again and again, and have attained ideal data.
在基带信号处理系统的设计过程中，本文提出了一种新的数字锁相环的设计方法。目前的数字锁相环的设计主要还是使用“加”、“扣”脉冲的方法，严格按照数字锁相环的三部分来设计，这样设计的数字锁相环比较复杂、占用的资源比较多，而且，要达到同样的相位锁定精度，相位锁定的时间比较长。针对这些问题，本文从分析数字锁相环的鉴相、数字环路滤波和数控振荡的特点，通过使用高速时钟采样，设计正负电平指针的方法来确定相位的位置和偏移情况，相位的锁定可以通过修改指针值来移动指针的位置，这样，可以把鉴相、滤波和相移结合在一起，通过采样时钟实现，而不必把三部分独立设计后再连成一个整体，节省了系统资源，缩短了相位锁定的时间，而且，只要对程序稍作修改，就可以灵活地实现针对各种不同信号的相位锁定。
不仅是数字锁相环的设计，还有系统各部分的设计，包括纠错编解码、码组交织、扰码加入、巴克码插入、帧同步器设计、以及作为整体的时序选择，都经过了反复地修改和调试。得到了比较理想的结果。
Nowadays, with the development of semiconductor technology, System on Programmable Chip, that is programmable SoC or SoPC, becomes more and more important. It has the flexible and programmable characters, moreover, it has many I/Os, its power consumption and cost is low.
In this paper, I bring forward a new design way of Digital Phase-Locked Loop (DPLL) .At present time, the mainly design way of DPLL is to add or deduct pulse based on the characters of DPLL' s three departments strictly, thus DPLL occupies too much resource, at the same time, in order to meet the same phase-locked precision, it will spend more time to lock phase, according to these problems, this paper analyses the characters of the phase discrimination, digital filter and number controlled oscillator, uses high speed clock as sampling pointer, and designs the pointers of positive and negative level. By means of modifying the pointers, we can calculate the phase offset and lock the phase position. Because three departments of DPLL compose a whole, we can save the resource of system, and reduce time of locking phase, further more, in order to lock all kinds of signal phase conveniently, we can modify the DPLL' s program flexibly.
In the meantime, the system includes not only the design.of DPLL, but also coding and decoding of error correction, block interleaving, inserting Barker code and disturb code, the design of frame synchronizer, the choice of the whole system timing sequence, and so on. I have modified and debugged the program of the system again and again, and have attained ideal data.
引文
[1] 刘达，龚建荣，“系统级可编程芯片(SoPC)设计思想与开发策略”，现代电子技术，2002年11期，pp.1-4
[2] Bursky.Dave, "Programmable logic Challenges Traditional ASIC SoC Design ",Electronic Design,2002,Vol.50 Issue 8, pp.44-46.
[3] Howarth.Roger,"Programmatic interface generation simplifies software integration", Electronic Design,2003,Vol.48 Issue 25, pp.75-77
[4] 曾繁泰，王强，盛娜等，“EDA工程的理论与实践——SoC系统芯片设计”，电子工业出版社，2004
[5] 黄晓林，梁玉红，“SoC及其应用”，广东自动化与信息工程，第3期，pp．7-10，2003
[6] Cataldo.Anthony, Santarini.Michael,"High-level tools roll for PLD-based SoC",Electronic Engineering Times,2002 Issue 1210, pp. 53-54
[7] Petropoulos.leo,"Flow is shaky for programmable SoCs", Electronic Engineering Times,2000,Issue 1146, pp.68-68
[8] Tanurhan.yankin, "logic suppliers seek ways to embed FPGAs in SoC", Electronic Engineering Times,2000,Issue 1146, pp.65-67
[9] http://www.xilinx-china.com/
[10] 张建慧，“用户现场可编程的ASIC技术的发展”，信息工程大学学报，2000，Vol.1, No.4, pp.48-50
[11] Raje.Salil,"FPGAs step up to SoC challenge", Electronic Engineering Times,2004,Issue 1312, pp. 56-56
[12] PLD/FPGA结构与原理初步(一)，http://www.fpga.com.cn/advance/structures/p-term.htm.
[13] PLD/FPGA结构与原理初步(二)，http://www.fpga.com.cn/advance/structures/lut.htm
[14] Cataldo.Anthony,"SoC hybrids emerge at 90nm", Electronic Engineering
Times,2002, Issue 1224, pp.1-3
[15] 陈红星，曾斌，王华，“FPGA器件发展”，信息工程学院学报，Vol.18,No.4,pp.57-59,1999
[16] EDA先锋工作室，王诚，薛小刚，钟信潮，“FPGA/CPLD设计工具——Xilinx ISE 5.x使用详解”，人民邮电出版社，2003
[17] 周立公等，“CPLD快速入门与实践”，广州周立功单片机发展有限公司，pp.26-38,2002
[18] Uwe Meyer-Baese著，刘凌，胡永生译，“数字信号处理的FPGA实现”，清华大学出版社，pp.233-249，2003
[19] 李飞，张志敏，王岩飞，“错误检测与纠正电路的设计与实现”，单片机与嵌入式系统应用，2003年第2期，pp.34-36
[20] 马宏杰，《数据通信》，中国铁道出版社，pp.48-50，pP.102-107，1995
[21] 罗卫兵，孙桦，张捷，“System View动态系统分析及通信系统仿真设计”，西安电子科技大学出版社，PP.179-180，2001
[22] 王兴亮，达新宇，林家薇，王瑜，刘振霞编著，“数字通信原理与技术(第二版)”，西安电子科技大学出版社，2004
[23] F.Mac Williams, J.Sloane: "Pseudo-Random Sequences and Arrays",Proceedings of the IEEE pp.1715-29 (1976)
[24] T.Lewis, W.Payne: "Generalized Feedback Shift Register Pseudorandom Number Algorithm", Journal of the Association for Computing Machinery pp.456-458(1973)
[25] 徐志军，徐光辉，“CPLD/FPGA的开发与应用”，电子工业出版社，2002
[26] 张朝虹，张小石，陈发新，“在FPGA中实现全数字锁相环”，电信技术研究，第10期，pp.1-7,2003
[27] 单长虹，邓国扬，“一种新型快速全数字锁相环的研究”，系统仿真学报，第15卷，第4期，pp.581-583，2003
[28] 单长虹，邓国扬，孟宪元，“基于FPGA的线性可变码位控制全数字锁相环的设计与仿真”，计算机仿真，第20卷，第2期，pp.111-113，2003
[29] 张振华，张兴国，“一种用可编程逻辑器件实现的全数字锁相环路”，四川
通信技术，第30卷，第6期，pp.9-11，2000
[30] W.Lindsey, C.Chie: "A Survey of Digital Phase-Locked Loops", Proceedings of the IEEE, pp.410-431(1981)
[31] R.Resch, P.Schreiner (1993): "Design of Fully Digital Phase-Locked Loops Using programmable Gate-Arrays for a Low-Frequency Signals", Master's thesis, Institute for Data Technics, Darmsradt University of technology
[32] D.McCarty: "Digital PLL suits FPGAs", Electronic Design pp.81(1992)
[33] 单长虹，孟宪元，“嵌入式数字锁相环的设计与实现”，计算机仿真，第20卷，第6期，pp.93-95，2003
[34] JH5001通信原理综合实验系统实验教导指导书，南京捷辉科技有限公司，PP.13-17，2002
[35] 卢毅，赖杰，《VHDL与数字电路设计》，科学出版社，2001
[36] 吕志斌，“数字通信网中帧同步的实现方式”，微波与卫星通信，1997年第3期，pp.22-24
[37] 王钦泽，张尊泉，“一种用VHDL语言实现的帧同步算法”，现代电子技术，第19期总162期，pp.17-19，2003
[38] 吴玉成，许太火，王黎明，“帧同步电路的设计”，现代电子技术，第4期总147期，pp.69-71，2003
[39] John G.Proakis著，张力军，张宗橙，郑宝玉等译，“数字通信(第三版)”，电子工业出版社，2001
[40] 曹志刚，钱亚生，“现代通信原理”，清华大学出版社，2000
[41] 沈瑞琴，邓琛，“通信原理”，上海交通大学出版社，2003
[42] 曾繁泰，陈美金，“VHDL程序设计”，清华大学出版社，2001
[43] 顾宝良，“通信电子线路”，电子工业出版社，2002
[44] 育英科技有限公司，“数位类比通讯实习”，沧海书局，2000
[45] 姜立东等，“VHDL语言程序设计应用”，北京邮电大学出版社，2001
[2] Bursky.Dave, "Programmable logic Challenges Traditional ASIC SoC Design ",Electronic Design,2002,Vol.50 Issue 8, pp.44-46.
[3] Howarth.Roger,"Programmatic interface generation simplifies software integration", Electronic Design,2003,Vol.48 Issue 25, pp.75-77
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[13] PLD/FPGA结构与原理初步(二)，http://www.fpga.com.cn/advance/structures/lut.htm
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[15] 陈红星，曾斌，王华，“FPGA器件发展”，信息工程学院学报，Vol.18,No.4,pp.57-59,1999
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[17] 周立公等，“CPLD快速入门与实践”，广州周立功单片机发展有限公司，pp.26-38,2002
[18] Uwe Meyer-Baese著，刘凌，胡永生译，“数字信号处理的FPGA实现”，清华大学出版社，pp.233-249，2003
[19] 李飞，张志敏，王岩飞，“错误检测与纠正电路的设计与实现”，单片机与嵌入式系统应用，2003年第2期，pp.34-36
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[21] 罗卫兵，孙桦，张捷，“System View动态系统分析及通信系统仿真设计”，西安电子科技大学出版社，PP.179-180，2001
[22] 王兴亮，达新宇，林家薇，王瑜，刘振霞编著，“数字通信原理与技术(第二版)”，西安电子科技大学出版社，2004
[23] F.Mac Williams, J.Sloane: "Pseudo-Random Sequences and Arrays",Proceedings of the IEEE pp.1715-29 (1976)
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[26] 张朝虹，张小石，陈发新，“在FPGA中实现全数字锁相环”，电信技术研究，第10期，pp.1-7,2003
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通信技术，第30卷，第6期，pp.9-11，2000
[30] W.Lindsey, C.Chie: "A Survey of Digital Phase-Locked Loops", Proceedings of the IEEE, pp.410-431(1981)
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[34] JH5001通信原理综合实验系统实验教导指导书，南京捷辉科技有限公司，PP.13-17，2002
[35] 卢毅，赖杰，《VHDL与数字电路设计》，科学出版社，2001
[36] 吕志斌，“数字通信网中帧同步的实现方式”，微波与卫星通信，1997年第3期，pp.22-24
[37] 王钦泽，张尊泉，“一种用VHDL语言实现的帧同步算法”，现代电子技术，第19期总162期，pp.17-19，2003
[38] 吴玉成，许太火，王黎明，“帧同步电路的设计”，现代电子技术，第4期总147期，pp.69-71，2003
[39] John G.Proakis著，张力军，张宗橙，郑宝玉等译，“数字通信(第三版)”，电子工业出版社，2001
[40] 曹志刚，钱亚生，“现代通信原理”，清华大学出版社，2000
[41] 沈瑞琴，邓琛，“通信原理”，上海交通大学出版社，2003
[42] 曾繁泰，陈美金，“VHDL程序设计”，清华大学出版社，2001
[43] 顾宝良，“通信电子线路”，电子工业出版社，2002
[44] 育英科技有限公司，“数位类比通讯实习”，沧海书局，2000
[45] 姜立东等，“VHDL语言程序设计应用”，北京邮电大学出版社，2001
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