基于FPGA的E1/E2准同步数字复接技术的研究
|
摘要
数字复接就是依据时分复用原理完成数码合并的一种技术。在数字通信网中,数字复接不仅仅是与信源编码、数字传输、数字交换相并列的专门技术,而且还是网同步中的帧调整、线路集中器中的线路复用及数字交换中的时分接续等技术的基础。近年来,随着用户需求的变化和传输技术的发展,光通信领域的准同步数字系列(Plesiochronous Digital Hierarchy,简称PDH)正逐渐被同步数字系列(Synchronous Digital Hierarchy,简称SDH)所取代,但是PDH因其容量适中,配置灵活,成本低廉和功能齐全,可针对客户不同需要设计不同的方案,在某些特定的接入场合(例如对传输容量需求不大)仍具有一定优势。
论文对准同步数字复接和分接关键技术进行了深入的研究,根据现实需要,设计了一个四路E1(欧洲的30路脉冲编码调制,或称基群,速率2.048Mbps)／E2(二次群,速率8.448Mbps)准同步数字复接系统的FPGA方案,其主要功能可由单片FPGA实现,该解决方案在集成度、功耗、成本以及灵活性等方面都具有明显的优势。
本文首先简要概述了数字复接技术的发展现状,以及现场可编程门阵列FPGA在通信领域的应用优势。基于数字复接的原理,并根据设计目标,确立了适合本课题的准同步数字复接系统方案。其次,详细描述了系统复接端和分接端各单元电路,包括HDB3编／译码,正码速调整／恢复,位同步、帧同步信号提取,E1／E2信号复接和分接的设计思想及实现方法。重点介绍了作为准同步复接核心部分的正码速调整／恢复模块,对该模块运用Gray码(格雷码)技术进行了优化,解决了FIFO在读写异域时钟下指针传递与比较的难题。在QuartusⅡ集成开发环境下,按照自顶向下的设计原则,完成了系统各单元电路的VerilogHDL语言编写、功能仿真、综合、布局布线、时序仿真等。最后,在各部分功能分别实现的基础上,对E1／E2准同步数字复接系统的核心模块进行了波形的观察与调试,达到了预期的效果。
Digital multiplexing is a technology for digital combination which is based on the principle of time-division multiplexing. In the digital communication network, the digital multiplexing is not only a specialized technique that keeps abreast of source coding, digital transmission and digital switching, but also the basis of technologies such as the frame justification in network synchronization, the line multiplexing in the line concentrator and the time-division splicing in digital switching. In recent years, with changes of users'demand and the development of transmission technology, the PDH (Plesiochronous Digital Hierarchy)in optical communication fields is being replaced gradually by the SDH(Synchronous Digital Hierarchy), however, PDH can be designed for different needs of different clients because of its moderate capacity, flexible configuration,low cost,and complete functions,so it has advantages in certain access situations(such as situations that have low demands for transmission capacity).
This thesis makes an in-depth research on key technologies of plesiochronous digital multiplexing and demultiplexing, and designs a scheme of four-channel E1 (Europe's 30-channel pulse code modulation, or called the base group, rate is 2.048Mbps)/E2(the second group, rate is 8.448Mbps) plesiochronous digital multiplexing system based on FPGA according to the actual needs,and the scheme achieves the main functions by single-chip FPGA, this solution has an obvious advantage in integration, power consumption, cost and flexibility,etc.
This thesis begins with a brief overview of development status for the digital multiplexing technology, as well as application advantages of field programmable gate array FPGA in the communications field.Based on the principle of digital multiplexing and in accordance with designed objectives, a plesiochronous digital multiplexing system program which is suitable for my subject established. Furthermore,a detailed description of circuits that constituted each module at the multiplexing-side and demultiplexing-side are given, including design ideas and implementation methods of the HDB3 encoding/decoding, positive justification/recovery,bit synchronization and frame synchronization signal extraction, E1/E2 signal multiplexing and demultiplexing.Special emphasis is placed on positive justification and recovery module,which is regarded as core part of the plesiochronous multiplexing, the module is optimized by using Gray-coding technique in FIFO, solved the problem which existed in delivery and comparison of address pointers under the exotic clocks. In integrated development environment of Quartus II,VerilogHDL language programming, the function simulation, synthesis, layout and timing simulation of each unit circuit are completed according to the top-down design principle. Finally, based on the realization of function of each section, the waveform observation and debugging of the core parts in system is carried out, and anticipated effect is achieved.
论文对准同步数字复接和分接关键技术进行了深入的研究,根据现实需要,设计了一个四路E1(欧洲的30路脉冲编码调制,或称基群,速率2.048Mbps)／E2(二次群,速率8.448Mbps)准同步数字复接系统的FPGA方案,其主要功能可由单片FPGA实现,该解决方案在集成度、功耗、成本以及灵活性等方面都具有明显的优势。
本文首先简要概述了数字复接技术的发展现状,以及现场可编程门阵列FPGA在通信领域的应用优势。基于数字复接的原理,并根据设计目标,确立了适合本课题的准同步数字复接系统方案。其次,详细描述了系统复接端和分接端各单元电路,包括HDB3编／译码,正码速调整／恢复,位同步、帧同步信号提取,E1／E2信号复接和分接的设计思想及实现方法。重点介绍了作为准同步复接核心部分的正码速调整／恢复模块,对该模块运用Gray码(格雷码)技术进行了优化,解决了FIFO在读写异域时钟下指针传递与比较的难题。在QuartusⅡ集成开发环境下,按照自顶向下的设计原则,完成了系统各单元电路的VerilogHDL语言编写、功能仿真、综合、布局布线、时序仿真等。最后,在各部分功能分别实现的基础上,对E1／E2准同步数字复接系统的核心模块进行了波形的观察与调试,达到了预期的效果。
Digital multiplexing is a technology for digital combination which is based on the principle of time-division multiplexing. In the digital communication network, the digital multiplexing is not only a specialized technique that keeps abreast of source coding, digital transmission and digital switching, but also the basis of technologies such as the frame justification in network synchronization, the line multiplexing in the line concentrator and the time-division splicing in digital switching. In recent years, with changes of users'demand and the development of transmission technology, the PDH (Plesiochronous Digital Hierarchy)in optical communication fields is being replaced gradually by the SDH(Synchronous Digital Hierarchy), however, PDH can be designed for different needs of different clients because of its moderate capacity, flexible configuration,low cost,and complete functions,so it has advantages in certain access situations(such as situations that have low demands for transmission capacity).
This thesis makes an in-depth research on key technologies of plesiochronous digital multiplexing and demultiplexing, and designs a scheme of four-channel E1 (Europe's 30-channel pulse code modulation, or called the base group, rate is 2.048Mbps)/E2(the second group, rate is 8.448Mbps) plesiochronous digital multiplexing system based on FPGA according to the actual needs,and the scheme achieves the main functions by single-chip FPGA, this solution has an obvious advantage in integration, power consumption, cost and flexibility,etc.
This thesis begins with a brief overview of development status for the digital multiplexing technology, as well as application advantages of field programmable gate array FPGA in the communications field.Based on the principle of digital multiplexing and in accordance with designed objectives, a plesiochronous digital multiplexing system program which is suitable for my subject established. Furthermore,a detailed description of circuits that constituted each module at the multiplexing-side and demultiplexing-side are given, including design ideas and implementation methods of the HDB3 encoding/decoding, positive justification/recovery,bit synchronization and frame synchronization signal extraction, E1/E2 signal multiplexing and demultiplexing.Special emphasis is placed on positive justification and recovery module,which is regarded as core part of the plesiochronous multiplexing, the module is optimized by using Gray-coding technique in FIFO, solved the problem which existed in delivery and comparison of address pointers under the exotic clocks. In integrated development environment of Quartus II,VerilogHDL language programming, the function simulation, synthesis, layout and timing simulation of each unit circuit are completed according to the top-down design principle. Finally, based on the realization of function of each section, the waveform observation and debugging of the core parts in system is carried out, and anticipated effect is achieved.
引文
【1】 杨荣菊,丁一,曹经珊.数字信号的数据传输[J].黑龙江科技信息,2008,(16)：65.
【2】 葛洪源.浅谈数字复接技术[J].科技情报开发与经济,2002,13(7)：178-179.
【3】 林金桐,左鹏.光通信技术的成就与展望[J].电信建设,2001,(05)：2-11.
【4】 冯传刚,宋茜.宽带数据网基础知识讲座[J].中国有线电视,2002,(15)：77-80.
【5】 北京亚邦伟业技术有限公司.通信发展的历史与展望[J].中国公路交通信息产业,2004,(8)：46-49.
【6】 金德鹏,沙燕萍,秦晓懿,皇甫伟,曾烈光.Altera FPGA在数字通信系统设计中的应用[J].电子技术应用,1999,(04)：54-56.
【7】 李可涛,王成林,方永涛.FPGA在数字通信系统中的应用[J].电子测量技术,2003,(04)：59-60
【8】 刘增基,周洋溢,胡辽林,周绮丽.光纤通信[M].西安：西安电子科技大学出版社,2001：97,98,105-110.
【9】 谢志远,冯瑞军,戚银城,王彦骏.语音数据复接技术[J].华北电力大学学报,1998,25(1)：21-25.
【10】 孔繁青.一种新的复接技术[J].无线电通信技术,1998,24(5)：42-44,55.
【11】 孙玉.数字复接技术[M].北京：人民邮电出版社,1992：44-49,60-62,72-73,74,94.
【12】 王朝辉,郑建生,艾勇,陈向涛.用FPGA实现异步信号和同步信号的复接[J].微电子学与计算机,2004,21(6)：123-125.
【13】 谢润华,黄佩伟.多速率码流同步复接方案设计与实现[J].通信技术,2001,(5)：20-22.
【14】 李月岗,梅进杰.基于FPGA的正码速调整的设计与实现[J].微计算机信息,2009,25(20)：144-145,112.
【15】 刘波,陆佩忠.邹艳基于极大后验概率的高容错码速调整恢复算法[J].计算机工程,2008,34(21)：106-109.
【16】 何翠平.用FPGA实现非标码速向标准码速的调整[J].电子产品世界,2001,(9)：30-31.
[17]Proakis J G. Digital Communication. Third Edition, New York:Mc-Graw-Hill,1998:413-470.
[18]Loau C M, WuJT. PHDPLL for SONET desynchronizer. In:IEEE GLOBECOM'91. USA, 1991:402-405.
[19]Sari H, Karam G. Jitter reduction in SDH networks. In:Proc of ICC'91. USA,1991:1413-1417.
【20】葛宁,冯重熙.干扰抖动的非线性损伤及抑制方法[J].通信学报,1996,17(3)：34-40.
【21】 国际电信联盟.CCITT建议(蓝皮书).日内瓦,1989：231-268.
[22]Navuochi R, Ehreich W. Waiting time fitter reduction by fill locking.. IEEE Elect Lett,1990, 26(16):1227-1228.
[23]Conzales J, Meur J P L. Jitter reduction in ATM networks. In:Proc of ICC'91. USA,1991: 274-279.
【24】王建利,冯重熙,曾烈光.关于塞入抖动的若干推论[J].通信学报,1995,16(1)：9-16.
[25]Fatima G. Ayllon, Jorge Galan, Angel Marin, Angel Menendez. Optimisation and performance assessment of a digital signal-processing method for jitter measurement in PDH/SDH-based digital telecommunication networks[J]. European Journal of Operational Research,2003,34(4):313-323.
【26】王冠.VerilogHDL与数字电路设计[M].北京：机械工业出版社,2006：12-15.
【27】阎石.数字电子技术基础[M].北京：高等教育出版社,2006：188,200-204.
【28】殷治国.基于FPGA技术的数字鉴相器的设计与仿真[J].中国原子能科学研究院年报,2007：101-103.
【29】张秀平,钟奇.基于FPGA设计数字锁相环[J].河海大学常州分校学报,2007,3(3)：51-54.
【30】杨晓莹,杨万全.时钟数字平滑技术在FPGA中的设计[J].实验科学与技术,2006,2：13-15.
【31】 徐跃,王奇,何秋阳.一种可编程的全数字锁相环路的实现[J].电子技术应用,2004,11：77-80.
[32]Physical/electrical characteristics of hierarchical digital interface[s]. ITU-T Recommendation G.703,1998:13-15.
【33】 冼进.VerilogHDL数字控制系统设计实例[M].北京：中国水利水电出版社,2007：36-42.
【34】 夏宇闻.Verilog数字系统设计教程(第二版)[M].北京：北京航空航天大学出版社,2008：316-317,377-379.
【35】 张柳.采用PCM编码原理及FPGA编程技术实现PCM数字基群接口传输低速数据的接入[J].今日电子,2000,(11)：13-14.
【36】 刘桓,黄秋元,王海峰.低功率无线语音通信系统关键技术研究[J].武汉理工大学学报,2008,30(2)：212-214.
【37】 杨张顺.多业务PDH单片FPGA解决方案[D].浙江：浙江大学,2005：15-23.
【38】 徐钊,杨锐.基于FPGA的16E1光纤复接系统[J].中国矿业大学学报,2003,32(2)：173-176.
【39】 叶懋,景新幸,杨海燕.基于Verilog语言的帧同步的实现[J].系统仿真技术,2007,3(1)：41-44.
[40]Tomas, Moorby's. The Verilog Hardware Description Language[M]. Kluwer Academic Publishers, 1998.
[41]Lee, Weng Fook. Verilog coding for logic synthesis[M]. Hoboken, N. J.:Wiley-Interscience, 2003.
【42】 田耕,徐文波,张延伟.无线通信FPGA设计[M].北京：电子工业出版社,2008：366-370,378-380.
[43]Physical/electrical characteristics of hierarchical digital interface[s]. ITU-T Recommendation G.703,1998:13-15.
【44】刘震,景新幸,高原.基于FPGA的PDH通信二次群分接器设计[J].电声技术,2006,(11)：33-36.
【45】张玉薇,邓珂.基于FPGA的二次群复接器的设计与仿真[J].广西工学院学报,2009,20(1)：15-18.
【46】宋学瑞,蔡子裕,段青青.基于FPGA的同步数字复接系统设计与实现[J].计算机测量与控制,2008,16(8)：1174-1176.
【47】赵振东,肖净敏,张小苗.基于FPGA实现的多种业务数据复接[J].中国新通信,2008,(21)：13-16.
【48】张少锋,基于单片FPGA的数字复接系统设计[D].浙江：浙江大学,2005：19-25.
【49】王瀚晟,曾烈光.全数字化PDH复接系统的设计[J].电信科学,1998,(4)：6-8.
【50】 康莉,一种带快速以太网的PDH光纤传输系统[J].光通信技术,2004,(11)：30-31.
【51】尹哲元,四路数字视频光纤传输系统[D].哈尔滨：哈尔滨工程大学,2004：34-45.
【52】 时龙兴,陆生礼,李素珍.线性预测编码的实时语音通信系统[J].东南大学学报,1996,26(6A)：117-121.
【53】刘振安,杨鸣,田刚.远距离无中继有线语音通信系统[J].通信世界,2001,(8)：23-24.
【54】 林达权.数字光纤通信设备(PDH部分)上[M].西安：西安电子科技大学出版社,1998：56-60,77.
【2】 葛洪源.浅谈数字复接技术[J].科技情报开发与经济,2002,13(7)：178-179.
【3】 林金桐,左鹏.光通信技术的成就与展望[J].电信建设,2001,(05)：2-11.
【4】 冯传刚,宋茜.宽带数据网基础知识讲座[J].中国有线电视,2002,(15)：77-80.
【5】 北京亚邦伟业技术有限公司.通信发展的历史与展望[J].中国公路交通信息产业,2004,(8)：46-49.
【6】 金德鹏,沙燕萍,秦晓懿,皇甫伟,曾烈光.Altera FPGA在数字通信系统设计中的应用[J].电子技术应用,1999,(04)：54-56.
【7】 李可涛,王成林,方永涛.FPGA在数字通信系统中的应用[J].电子测量技术,2003,(04)：59-60
【8】 刘增基,周洋溢,胡辽林,周绮丽.光纤通信[M].西安：西安电子科技大学出版社,2001：97,98,105-110.
【9】 谢志远,冯瑞军,戚银城,王彦骏.语音数据复接技术[J].华北电力大学学报,1998,25(1)：21-25.
【10】 孔繁青.一种新的复接技术[J].无线电通信技术,1998,24(5)：42-44,55.
【11】 孙玉.数字复接技术[M].北京：人民邮电出版社,1992：44-49,60-62,72-73,74,94.
【12】 王朝辉,郑建生,艾勇,陈向涛.用FPGA实现异步信号和同步信号的复接[J].微电子学与计算机,2004,21(6)：123-125.
【13】 谢润华,黄佩伟.多速率码流同步复接方案设计与实现[J].通信技术,2001,(5)：20-22.
【14】 李月岗,梅进杰.基于FPGA的正码速调整的设计与实现[J].微计算机信息,2009,25(20)：144-145,112.
【15】 刘波,陆佩忠.邹艳基于极大后验概率的高容错码速调整恢复算法[J].计算机工程,2008,34(21)：106-109.
【16】 何翠平.用FPGA实现非标码速向标准码速的调整[J].电子产品世界,2001,(9)：30-31.
[17]Proakis J G. Digital Communication. Third Edition, New York:Mc-Graw-Hill,1998:413-470.
[18]Loau C M, WuJT. PHDPLL for SONET desynchronizer. In:IEEE GLOBECOM'91. USA, 1991:402-405.
[19]Sari H, Karam G. Jitter reduction in SDH networks. In:Proc of ICC'91. USA,1991:1413-1417.
【20】葛宁,冯重熙.干扰抖动的非线性损伤及抑制方法[J].通信学报,1996,17(3)：34-40.
【21】 国际电信联盟.CCITT建议(蓝皮书).日内瓦,1989：231-268.
[22]Navuochi R, Ehreich W. Waiting time fitter reduction by fill locking.. IEEE Elect Lett,1990, 26(16):1227-1228.
[23]Conzales J, Meur J P L. Jitter reduction in ATM networks. In:Proc of ICC'91. USA,1991: 274-279.
【24】王建利,冯重熙,曾烈光.关于塞入抖动的若干推论[J].通信学报,1995,16(1)：9-16.
[25]Fatima G. Ayllon, Jorge Galan, Angel Marin, Angel Menendez. Optimisation and performance assessment of a digital signal-processing method for jitter measurement in PDH/SDH-based digital telecommunication networks[J]. European Journal of Operational Research,2003,34(4):313-323.
【26】王冠.VerilogHDL与数字电路设计[M].北京：机械工业出版社,2006：12-15.
【27】阎石.数字电子技术基础[M].北京：高等教育出版社,2006：188,200-204.
【28】殷治国.基于FPGA技术的数字鉴相器的设计与仿真[J].中国原子能科学研究院年报,2007：101-103.
【29】张秀平,钟奇.基于FPGA设计数字锁相环[J].河海大学常州分校学报,2007,3(3)：51-54.
【30】杨晓莹,杨万全.时钟数字平滑技术在FPGA中的设计[J].实验科学与技术,2006,2：13-15.
【31】 徐跃,王奇,何秋阳.一种可编程的全数字锁相环路的实现[J].电子技术应用,2004,11：77-80.
[32]Physical/electrical characteristics of hierarchical digital interface[s]. ITU-T Recommendation G.703,1998:13-15.
【33】 冼进.VerilogHDL数字控制系统设计实例[M].北京：中国水利水电出版社,2007：36-42.
【34】 夏宇闻.Verilog数字系统设计教程(第二版)[M].北京：北京航空航天大学出版社,2008：316-317,377-379.
【35】 张柳.采用PCM编码原理及FPGA编程技术实现PCM数字基群接口传输低速数据的接入[J].今日电子,2000,(11)：13-14.
【36】 刘桓,黄秋元,王海峰.低功率无线语音通信系统关键技术研究[J].武汉理工大学学报,2008,30(2)：212-214.
【37】 杨张顺.多业务PDH单片FPGA解决方案[D].浙江：浙江大学,2005：15-23.
【38】 徐钊,杨锐.基于FPGA的16E1光纤复接系统[J].中国矿业大学学报,2003,32(2)：173-176.
【39】 叶懋,景新幸,杨海燕.基于Verilog语言的帧同步的实现[J].系统仿真技术,2007,3(1)：41-44.
[40]Tomas, Moorby's. The Verilog Hardware Description Language[M]. Kluwer Academic Publishers, 1998.
[41]Lee, Weng Fook. Verilog coding for logic synthesis[M]. Hoboken, N. J.:Wiley-Interscience, 2003.
【42】 田耕,徐文波,张延伟.无线通信FPGA设计[M].北京：电子工业出版社,2008：366-370,378-380.
[43]Physical/electrical characteristics of hierarchical digital interface[s]. ITU-T Recommendation G.703,1998:13-15.
【44】刘震,景新幸,高原.基于FPGA的PDH通信二次群分接器设计[J].电声技术,2006,(11)：33-36.
【45】张玉薇,邓珂.基于FPGA的二次群复接器的设计与仿真[J].广西工学院学报,2009,20(1)：15-18.
【46】宋学瑞,蔡子裕,段青青.基于FPGA的同步数字复接系统设计与实现[J].计算机测量与控制,2008,16(8)：1174-1176.
【47】赵振东,肖净敏,张小苗.基于FPGA实现的多种业务数据复接[J].中国新通信,2008,(21)：13-16.
【48】张少锋,基于单片FPGA的数字复接系统设计[D].浙江：浙江大学,2005：19-25.
【49】王瀚晟,曾烈光.全数字化PDH复接系统的设计[J].电信科学,1998,(4)：6-8.
【50】 康莉,一种带快速以太网的PDH光纤传输系统[J].光通信技术,2004,(11)：30-31.
【51】尹哲元,四路数字视频光纤传输系统[D].哈尔滨：哈尔滨工程大学,2004：34-45.
【52】 时龙兴,陆生礼,李素珍.线性预测编码的实时语音通信系统[J].东南大学学报,1996,26(6A)：117-121.
【53】刘振安,杨鸣,田刚.远距离无中继有线语音通信系统[J].通信世界,2001,(8)：23-24.
【54】 林达权.数字光纤通信设备(PDH部分)上[M].西安：西安电子科技大学出版社,1998：56-60,77.